Appleシリコンの現在位置と、その進むべき方向性

TSMCの最新プロセス状況

台湾の中部サイエンスパーク（科学園区）管理局は2025年7月18日、半導体製造大手TSMC（台湾積体電路製造）に中科第２期拡張区画を6月に引き渡し、早ければ2025年末にはファブ（半導体製造工場）の建設が着工される見込みだと発表した。

これに先立つ4月23日、TSMCは北米で開催された技術フォーラムにおいて、次世代半導体プロセス技術「A14」を突如発表。今年末に建設が開始される中科の新工場は「Fab25」と命名され、そこにはA14プロセスを量産する工場が４基、その先のプロセスに向けた工場が２基建設されると見られている。また、A14プロセスは2028年に量産開始予定であり、現在までの開発状況は順調だといわれている。

TSMCは現在2nmプロセス「N2」の量産を開始しており、来年にはその次の1.6nmプロセス「A16」を立ち上げ予定だ。これまでの半導体プロセスは5nmの「N5」、3nmの「N3」といったように、「N（Nano）」のプロセスネームが与えられていた。

しかしここにきて、コンマ以下のプロセスがリリースされるのにともない、そのネーミングを「Nano（ナノ）」から「Ångstrom（オングストローム）」へと更新した。単位としては「0.1nm = 1Å」で、TSMCの1.6nmプロセスは「A16」、1.4nmプロセスは「A14」と呼ばれる。

Appleシリコンの現在地

では、Appleシリコンの現在地はどこか。iPhone向けのA18シリーズやMac向けのM4シリーズはTSMCの第２世代3nmプロセスである「N3E」で製造されており、年内にリリースされるiPhoneやiPad向けのAppleシリコンには第３世代3nmプロセスである「N3P」が導入されると見られる。

N3Pは従来のN3Eと比較して、トランジスタ密度が約4%向上し、消費電力が約9%削減されるという。この改良を利用してどのような性能や機能を持ったAppleシリコンを開発するのか、Appleのシリコンデザインの手腕が問われることになる。

台湾の半導体製造メーカTSMCのプロセスロードマップと、そのプロセスを利用するAppleシリコンのロードマップ。TSMCでは去年末から第３世代3nmプロセス「N3P」の量産を開始しており、これが秋に登場するiPhoneのAppleシリコンに採用される可能性が高い。

そして来年登場するApple製品に搭載されるAppleシリコンでは、TSMCの次世代2nmプロセス「N2」が採用される見込みだ。N2はSamsungやIntelなどのライバルのファブ（半導体メーカー）に先駆けて、世界初の2nmプロセスとなる。

TSMCの発表によれば、すでにN2の歩留まり率（シリコン製造時の合格率）は90%（SRAM部）に達しており、第１世代にも関わらずN3EやN3Pに匹敵する成績を示しているという。N2は今年後半には量産が開始され、AppleだけでなくNVIDIA、AMDをはじめとする多くのチップメーカーに採用される見込みだ。

N2で導入されるGAA FETとは

N2では、その中核となるFET（電界効果トランジスタ）の構造に大きなメスが入る。TSMCでは16nmプロセスから3nmプロセスまでの世代で、FinFETと呼ばれる縦に伸ばしたチャンネル構造を採用していた。そしてFinFETでは、フィンの３辺を制御ゲートとすることで性能を向上しつつ実装面積を削減した。

これに対し、N2ではチャンネルを薄い板状の構造（ナノシート）とし、全周４辺をすべて制御ゲートとすることでさらに性能を向上。チャンネルの全周をゲートとして使うことから「GAA（Gate All-Around）FET」と呼ばれる。

ナノシートの幅を調整することで特性を自在にコントロールでき、ナノシートを複数重ねて駆動能力を向上させることもできる。一方で、プロセスがFinFETより複雑になるため製造難度が高いとされていたが、TSMCはその障壁を乗り越えてGAAの実用化を実現した。

微細化にともなうFETの小型化は、ゲートリーク電流の増加により省電力化が困難になった。その対策としてゲートを三次元化して３面を囲んだのがFinFETだ。そして４面をゲートで囲み多層化するGAAFET（ナノワイヤ）が考案された。さらに高速化のためにチャネルの幅を広げたのがナノシートである。

これによってN2は現在のN3E（第２世代3nmプロセス）に比べて、同じ消費電⼒なら10〜15%の速度向上、あるいは同じ速度なら25〜30%省電力化されるという。また15%以上チップ密度を向上でき、その分を性能アップや小型化に向けることができるとする。

Intelも次世代の「Intel 18A」でナノシート構造のGAAFETを採用予定で、これを「Ribbon FET」と呼んでいる。
画像：Intel

A16で導入予定のBPDとは

その次のプロセスとなるA16については、第2世代2nmプロセスとなる予定の「N2P」と比べて、同じ消費電⼒なら8〜10%の速度向上、同じ速度なら15〜20%省電力化、7〜15%のチップ密度向上が実現できるとする。A16以降のプロセスでは、新たにBPD（Backside Power Delivery）技術を導入し、TSMCではこれを「Super Power Rail」と呼んでいる。

シリコンの微細化ではFETの小型化と同時に、その上部に積層される配線層の微細化も必要になる。今までは配線の狭ピッチ化と多層化を進めることで微細化に対応してきたが、これらはいずれも配線抵抗の増加につながり、性能低下やエネルギー効率悪化の要因となるなど、ボトルネックとなっていた。

そこでシリコン上部（おもて面）の配線層から信号ネットワークと電力ネットワークを分離し、電力ネットワークのみをシリコンの下部（うら面）に配置する技術がBPDだ。これによってシリコン上部の信号ネットワークの配線密度が下がり、より多くの信号ネットワークを高密度に配線することが可能になる。

また電力供給のロスが低減され、より多くのパワーをFETに供給できる。一方で製造技術上のハードルが高く、その実用化には各ファブは相当苦労していると聞く。